ID บทความ: 000075532 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 26/02/2018

เหตุใดคอร์ IP 40-GbE ความหน่วงแฝงต่ําของ Intel® จึงล้มเหลวในการต่อรองอัตโนมัติเมื่อเลนหลักถูกเลือกเป็น 0, 1 หรือ 3

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® สำหรับ Arria® 10 และ Stratix® V Ethernet 40G ความหน่วงแฝงต่ำ
  • Ethernet 40G 100G ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในการปรับใช้ตรรกะ 40GBASE-KR4 ความหน่วงแฝงต่ํา Intel® Arria® 10 การต่อรองอัตโนมัติ (AN) อาจล้มเหลวก่อนเวอร์ชั่นซอฟต์แวร์ Intel Quartus® Prime 16.0 update1

    คอร์ IP อาจล้มเหลว AN หากเลนหลักถูกเลือกเป็น 0, 1 หรือ 3 เนื่องจากปัญหาด้านเวลาภายในของคอร์

    เนื่องจากปัญหานี้เกิดจากปัญหาการกําหนดเวลา การจําลองจะทํางานอย่างถูกต้อง

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ตั้งค่าเลนหลักเป็น 2

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel Quartus Prime เวอร์ชั่น 16.0 อัปเดต 1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้