คำอธิบาย
ใน Stratix® IV Hard IP สําหรับ PCI Express® การกําหนดค่าบางอย่างอนุญาตpld_clk จะถูกขับเคลื่อนจาก PLL ที่ได้มาจาก coreclkout_hip. ไม่รองรับการใช้งานนี้เมื่อใช้ Stratix V Hard IP
ความละเอียด
สําหรับ Stratix V ให้เชื่อมต่อ pld_clk ถึง coreclkout_hip ตามที่แสดงในตารางการปรับใช้สัญญาณนาฬิกา Hard IP ของส่วนสัญญาณนาฬิกาของ Stratix V Hard IP สําหรับคู่มือผู้ใช้ PCI Express