ID บทความ: 000075490 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/01/2021

มีปัญหาที่ทราบเกี่ยวกับการตั้งค่าการลงทะเบียนที่มีอยู่ในไฟล์ 'c3_reconfig.c' ที่สร้างขึ้นโดย E-tile Hard IP Dynamic Reconfiguration Design Example สําหรับ Intel® Stratix® 10 FPGA หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • CPRI
  • อีเธอร์เน็ต
  • ส่วนประกอบการออกแบบอ้างอิง
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    มีปัญหาที่ทราบเกี่ยวกับการตั้งค่าการลงทะเบียนที่มีอยู่ในไฟล์ 'c3_reconfig.c' ที่สร้างขึ้นโดย E-tile Hard IP Dynamic Reconfiguration Design Example สําหรับ Intel® Stratix® 10 FPGA ทํางานใน "25G Ethernet to CPRI Protocol" , "10G/25G Ethernet Protocol" หรือ "โปรโตคอล CPRI"

    ใช่ เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.3 และก่อนหน้า ไฟล์ 'c3_reconfig.c' ที่สร้างขึ้นโดยตัวอย่างการออกแบบการกําหนดค่าใหม่ Hard IP E-tile Hard Intel® Stratix® 10 FPGA ทํางานในโหมด "25G Ethernet to CPRI Protocol", "10G/25G Ethernet Protocol" หรือ "CPRI Protocol" มีการเขียนลงทะเบียนที่ไม่ถูกต้องไปยัง 0x30E แอดเดรสลงทะเบียนตัวรับส่งสัญญาณ บิต [7] การเขียนเหล่านี้สามารถพบได้ในฟังก์ชันต่อไปนี้:

                            "25G Ethernet ไปยังโปรโตคอล CPRI"

    • c3_ehiplane_rcfg_25gptpfec_to_9p8gcpri

    • c3_ehiplane_rcfg_25gptpfec_to_4p9gcpri

    • c3_ehiplane_rcfg_25gptpfec_to_2p4gcpri

    • c3_ehiplane_rcfg_10gcpri_to_9p8gcpri

                            "โปรโตคอลอีเธอร์เน็ต 10G/25G"

    • c3_ehiplane_rcfg_25gptpfec_to_1gptp

    • c3_ehiplane_rcfg_10gptp_to_1gptp

    • c3_ehiplane_rcfg_25gptpnofec_to_1gptp

                            "โปรโตคอล CPRI"

    • c3_cpriphy_rcfg_grp_a_to_grp_b

    • c3_cpriphy_rcfg_grp_a_to_grp_c

     

    ภายในแต่ละฟังก์ชันเหล่านี้ การลงทะเบียนการเข้าถึงต่อไปนี้ไม่ถูกต้อง:

    HIP OSC CLK SCG EN

    rdata0 = IORD(xcvr_base_addr, 0x30E);

    wdata = (rdata0 & 0xFFFFFF7F) | 0x80;

    IOWR (xcvr_base_addr 0x30E wdata);

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนต่อไปนี้:

    1. ไปที่ ไดเรกทอรี "/software/dynamic_reconfiguration_hardware/"
    2. เปิด ไฟล์ 'c3_reconfig.c'
    3. ค้นหา ฟังก์ชันที่อ้างถึงในคําอธิบายด้านบน
    4. แสดงความคิดเห็น ในส่วนต่อไปนี้ (3) ของรหัส:

      HIP OSC CLK SCG EN

    rdata0 = IORD(xcvr_base_addr, 0x30E);

    wdata = (rdata0 & 0xFFFFFF7F) | 0x80;

    IOWR (xcvr_base_addr 0x30E wdata);

    1. บันทึก ไฟล์ 'c3_reconfig.c'
    2. สร้าง โครงการซอฟต์แวร์ Nios ใหม่เพื่อรับไฟล์ .elf ใหม่

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 MX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้