เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II 12.1 SP1 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดนี้เมื่อเรียกใช้งาน SignalTap™ II Logic Analyzer ปัญหานี้เกิดขึ้นเนื่องจากการเพิ่มประสิทธิภาพที่ไม่ถูกต้องของพาธ TDO JTAG ปัญหานี้มีผลต่อการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V
เพื่อหลีกเลี่ยงปัญหานี้ จํากัดเส้นทาง JTAG TDO อย่างถูกต้องและคอมไพล์การออกแบบของคุณใหม่ หากต้องการจํากัดเส้นทาง JTAG TDO อย่างถูกต้อง ให้เพิ่มข้อจํากัดต่อไปนี้ไปยังไฟล์ข้อจํากัดการออกแบบของ Synopsys (.sdc)
if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
{ set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }
ปัญหานี้ได้รับการแก้ไขแล้วและเส้นทางมีข้อจํากัดอย่างถูกต้องเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0