ID บทความ: 000075429 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 20/05/2013

ข้อผิดพลาด (261003): ไม่สามารถสื่อสาร JTAG ที่ตั้งขึ้นได้ เชื่อมต่อสายเคเบิลและอุปกรณ์สื่อสารใหม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II 12.1 SP1 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดนี้เมื่อเรียกใช้งาน SignalTap™ II Logic Analyzer ปัญหานี้เกิดขึ้นเนื่องจากการเพิ่มประสิทธิภาพที่ไม่ถูกต้องของพาธ TDO JTAG ปัญหานี้มีผลต่อการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ จํากัดเส้นทาง JTAG TDO อย่างถูกต้องและคอมไพล์การออกแบบของคุณใหม่ หากต้องการจํากัดเส้นทาง JTAG TDO อย่างถูกต้อง ให้เพิ่มข้อจํากัดต่อไปนี้ไปยังไฟล์ข้อจํากัดการออกแบบของ Synopsys (.sdc)

    if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
    { set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }

    ปัญหานี้ได้รับการแก้ไขแล้วและเส้นทางมีข้อจํากัดอย่างถูกต้องเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Arria® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้