ID บทความ: 000075406 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 31/10/2017

ทําไมฉันจึงเห็น lvds_clk ซ้ําซ้อนและโหลดพอร์ตเอาต์พุตเมื่อใช้ IOPLL IP สําหรับโหมด PLL ภายนอก LVDS

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    PLL
    IP เอฟพีจีเอ Intel® IOPLL
    IP เอฟพีจีเอ Intel® LVDS SERDES
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 17.1 รุ่น IOPLL IP สําหรับโหมด PLL LVDS ภายนอกส่งผลให้ได้ lvds_clk สองพอร์ตและโหลดเอาต์พุต

หากเปิดใช้งานตัวเลือก LVDS_CLK/LOADEN0 อยู่ RTL จะรวมเอาต์พุต 5 พอร์ตอย่างไม่ถูกต้อง

 

 

ความละเอียด

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro/Standard Edition เวอร์ชั่น 19.3

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Intel® Stratix® 10 GX FPGA
Intel® Stratix® 10 SX SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้