ID บทความ: 000075402 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/11/2017

ทําไมฉันจึงเห็นข้อผิดพลาดหรือเชื่อมโยงการฝึกอบรมหรือการเปลี่ยนแปลงความเร็วในStratix 10 Hard IP สําหรับ PCIe ของฉัน

สิ่งแวดล้อม

  • Avalon-MM Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับ Intel® Stratix® 10 Hard IP สําหรับคอร์ PCI* Express บน ES1 และ ES2 L-tiles และ ES1 H-tiles คุณอาจเห็นสิ่งต่อไปนี้:

    - ระหว่างการฝึกอบรมการเชื่อมต่อหรือการเปลี่ยนแปลงความเร็ว PCIe* Hard IP อาจไม่เชื่อมโยงถึง L0 หรือความเร็วในการเชื่อมต่อเป้าหมาย เมื่อลิงก์ไม่เกิดขึ้น LTSSM จะติดอยู่ในสถานะตรวจจับหรือการหลวม

    - ระหว่างการทํางานปกติในสถานะ L0 ตัวรับอาจรายงานข้อผิดพลาด

    อัตราการเกิดขึ้นของทั้งสองเหตุการณ์จะแตกต่างกันไปขึ้นอยู่กับลักษณะของระบบ/อุปกรณ์ และสภาพการทํางาน

     

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้บนไทล์ที่ได้รับผลกระทบ ให้ลองกําหนดค่าFPGAใหม่

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชันการผลิต L และ H-tiles

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้