ปัญหาสำคัญ
คำอธิบาย
เนื่องจากปัญหาเกี่ยวกับ Intel® Stratix® 10 Hard IP สําหรับคอร์ PCI* Express บน ES1 และ ES2 L-tiles และ ES1 H-tiles คุณอาจเห็นสิ่งต่อไปนี้:
- ระหว่างการฝึกอบรมการเชื่อมต่อหรือการเปลี่ยนแปลงความเร็ว PCIe* Hard IP อาจไม่เชื่อมโยงถึง L0 หรือความเร็วในการเชื่อมต่อเป้าหมาย เมื่อลิงก์ไม่เกิดขึ้น LTSSM จะติดอยู่ในสถานะตรวจจับหรือการหลวม
- ระหว่างการทํางานปกติในสถานะ L0 ตัวรับอาจรายงานข้อผิดพลาด
อัตราการเกิดขึ้นของทั้งสองเหตุการณ์จะแตกต่างกันไปขึ้นอยู่กับลักษณะของระบบ/อุปกรณ์ และสภาพการทํางาน
ความละเอียด
หากต้องการแก้ไขปัญหานี้บนไทล์ที่ได้รับผลกระทบ ให้ลองกําหนดค่าFPGAใหม่
ปัญหานี้ได้รับการแก้ไขในเวอร์ชันการผลิต L และ H-tiles