ID บทความ: 000075401 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 19/09/2017

ข้อผิดพลาด(19300): DSP WYSIWYG primitive "dafloater_i|s10fpdsp_block_0|sp_mult" มีการตั้งค่านาฬิกา "adder_input_clock" ที่ไม่ได้ตั้งค่าเป็น "ไม่มี"

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับ Stratix® 10 Native Floating Point DSP IP ในซอฟต์แวร์ Quartus® Prime Pro เวอร์ชั่น 17.1 Stratix 10 ES Edition คุณอาจพบข้อผิดพลาดข้างต้นในระหว่างการคอมไพล์หากคุณใช้โหมดการคูณ

    ความละเอียด

    ทําการเปลี่ยนแปลงต่อไปนี้ใน _altera_s10fpdsp_block_160_mdhrmmi.sv:

    จาก

    .adder_input_clock("0") //(บรรทัด 28)

    ถึง

    .adder_input_clock("ไม่มี")

     

    ปัญหานี้ได้รับการแก้ไขโดยเริ่มจากซอฟต์แวร์รุ่น Quartus Prime Pro v17.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้