ทําไมการคอมไพล์ตัวอย่างการออกแบบที่มีหลายอัตราความหน่วงแฝงต่ําอีเธอร์เน็ต 10G MAC แบบไดนามิกไม่ทํางานสําหรับอุปกรณ์ Stratix 10

เนื่องจากปัญหากับเวอร์ชั่น Intel® Quartus® Prime 17.1 ทําให้การออกแบบตัวอย่างหลายอัตราความหน่วงแฝงต่ําของ 10G MAC ที่สร้างขึ้นแบบไดนามิกจะไม่ทําการคอมไพล์หากเปลี่ยนการตั้งค่า "แรงดันไฟฟ้าอะนาล็อก" เป็น1_1Vใน GUI การออกแบบตัวอย่างอีเธอร์เน็ต 10G MAC ความหน่วงต่ํา

ต่อไปนี้คือตัวแปรการออกแบบตัวอย่างหลายอัตราที่ได้รับผลกระทบ:

1. การออกแบบตัวอย่างอีเธอร์เน็ต USXGMII 10G (Intel® Stratix® 10)
2. การออกแบบตัวอย่างอีเธอร์เน็ต 10M/100M/1G/2.5G/10G (Stratix 10)
3. อีเธอร์เน็ต 1G/2.5G พร้อมการออกแบบตัวอย่าง 1588 (Stratix 10)
4. อีเธอร์เน็ต 1G/2.5G/10G พร้อมการออกแบบตัวอย่าง 1588 (Stratix 10)

หากต้องการแก้ไขปัญหานี้ ให้เปิดใช้งาน IP Parameter Editor ของ IP ต่อไปนี้จากโครงการออกแบบตัวอย่างหลายอัตราที่สร้างขึ้นและเปลี่ยนการตั้งค่าด้วยตนเองสําหรับ "แรงดันไฟฟ้าสนับสนุนVCCR_GXBและVCCT_GXBสําหรับตัวรับส่งสัญญาณ" เป็น 1_1V

1. Stratix fPLL ตัวรับส่งสัญญาณ L-Tile/H-tile 10 ตัว (เปิดไฟล์ .ip ที่อยู่ใน \rtl\pll_fpll และเปลี่ยนการตั้งค่า)
2. Stratixตัวรับส่งสัญญาณ L-Tile/H-tile ATX PLL 10 ตัว (เปิดไฟล์ .ip ที่อยู่ใน \rtl\pll_atxpll และเปลี่ยนการตั้งค่า)
3. 1G/2.5G/5G/10G Multi-rate Ethernet PHY (เปิดไฟล์ .ip ที่อยู่ใน \rtl\phy และเปลี่ยนการตั้งค่า)

ปัญหานี้ได้รับการแก้ไขใน Quartus Prime เวอร์ชั่น 17.1.1