ID บทความ: 000075391 ประเภทข้อมูล: การติดตั้งและตั้งค่า การตรวจสอบครั้งล่าสุด: 09/06/2017

ทําไมรายละเอียดของ JESD204B IP Niosการออกแบบการควบคุมตัวอย่างล้มเหลวด้วยการตั้งค่า L=1

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® JESD204B
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ตัวอย่างการออกแบบการควบคุม Arria® 10 JESD204B Nios ที่มี L=1 อาจล้มเหลวในเวอร์ชัน Quartus® Prime Standard 17.0 เนื่องจากปัญหาการเชื่อมต่อกับ Qsys กับอินเทอร์เฟซ reconfig_* ส่งผลให้ Qsys ไม่ได้สร้างไฟล์ซอร์สโค้ด

    ตัวแปรตัวอย่างการออกแบบ IP JESD204B อื่นๆ รวมถึงการควบคุมNiosด้วย L>1, การควบคุมเครื่องสถานะ RTL, การควบคุมNiosทั่วไป และการควบคุมเครื่องสถานะ RTL ทั่วไปจะไม่ได้รับผลกระทบจากปัญหานี้

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ค้นหาและสํารองสําเนาของไฟล์ TCL ต่อไปนี้ในไดเรกทอรีการติดตั้ง Quartus Prime ของคุณ:

    ip/altera/altera_jesd204/src/lib/phy_adapter/altera_jesd204_phy_adapter_xs_hw.tcl

    • เปิดไฟล์ TCL พร้อมเครื่องมือแก้ไขข้อความ ค้นหาxseries_avmm_adapterขั้นตอน

    • เพิ่มเงื่อนไข $d_L == 1 OR ตรวจสอบว่าคําสั่งด้านล่างอยู่ในขั้นตอนxseries_avmm_adapterหรือไม่ จะมีการเกิดขึ้น 3 ครั้งหากข้อความในขั้นตอน:

    ก่อนการเปลี่ยนแปลง :

    หาก {[param_is_true RECONFIG_SHARED]

    หลังจากการเปลี่ยนแปลง :

    หาก {[param_is_true RECONFIG_SHARED || $d_L == 1}

    • บันทึกไฟล์ TCL ที่แก้ไข

    • เปิดซอฟต์แวร์ Quartus Prime ใหม่ สร้างโครงการใหม่หรือเปิดโครงการที่มีอยู่และสร้างตัวอย่างการออกแบบ Arria 10 JESD204B

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus Prime เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้