ID บทความ: 000075386 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 12/10/2017

ข้อผิดพลาด: add_fileset_file: ไม่มีไฟล์ดังกล่าว <quartus_installation_directory>/ip/altera/ethernet/alt_em10g32/MAC/synopsys/alt_em10g32.v</quartus_installation_directory>

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime เวอร์ชั่น 15.1 และ 16.0 รุ่นการจําลอง IP Ethernet 10G MAC ความหน่วงต่ําอาจเกิดข้อผิดพลาดขึ้นพร้อมกับข้อความต่อไปนี้เมื่อใช้ระบบปฏิบัติการ Windows

    ข้อผิดพลาด: add_fileset_file: ไม่มีไฟล์ดังกล่าว/ip/altera/ethernet/alt_em10g32/MAC/synopsys/alt_em10g32.v
    ขณะดําเนินการ
    "add_fileset_file synopsys/$file_name $filetype PATH synopsys/$file_name {SYNOPSYS_SPECIFIC}"
    (ขั้นตอน "sim_ver_mac" บรรทัด 126)
    ถูกเรียกใช้จากภายใน
    "sim_ver_mac $name"
    (ขั้นตอน "sim_ver" บรรทัดที่ 3)
    ถูกเรียกใช้จากภายใน
    "sim_ver alt_em10g32"

    ความละเอียด

    การแก้ปัญหานี้คือการปิดใช้งานการสร้างไฟล์การจําลองสําหรับ VCS* และ NCSIM* ด้วยตนเองในสภาพแวดล้อม Windows ซึ่งสามารถทําได้โดยการปรับเปลี่ยนบรรทัด (132 ~160) ในไดเรกทอรีการติดตั้ง \ip\altera\ethernet\alt_em10g32\MAC\alt_em10g32_fileset.tcl

    จาก:
    foreach {file_name filetype} $simulation_files {
    ถ้า{1} {
    add_fileset_file mentor/$file_name $filetype PATH mentor/$file_name {MENTOR_SPECIFIC}
    }
    ถ้า{1} {
    add_fileset_file aldec/$file_name $filetype PATH aldec/$file_name {ALDEC_SPECIFIC}
    }
    ถ้า{1} {
    add_fileset_file synopsys/$file_name $filetype PATH synopsys/$file_name {SYNOPSYS_SPECIFIC}
    }
    ถ้า{1} {
    add_fileset_file cadence/$file_name $filetype PATH cadence/$file_name {CADENCE_SPECIFIC}
    }
    }

    foreach {file_name filetype} $simulation_files_1588 {
    ถ้า{1} {
    add_fileset_file mentor/rtl/$file_name $filetype PATH /1588/mentor/$file_name {MENTOR_SPECIFIC}
    }
    ถ้า{1} {
    add_fileset_file aldec/rtl/$file_name $filetype PATH /1588/aldec/$file_name {ALDEC_SPECIFIC}
    }
    ถ้า{1} {
    add_fileset_file synopsys/rtl/$file_name $filetype PATH /1588/synopsys/$file_name {SYNOPSYS_SPECIFIC}
    }
    ถ้า{1} {
    add_fileset_file cadence/rtl/$file_name $filetype PATH /1588/cadence/$file_name {CADENCE_SPECIFIC}
    }
    }

    ถึง:
    foreach {file_name filetype} $simulation_files {
    ถ้า{1} {
    add_fileset_file mentor/$file_name $filetype PATH mentor/$file_name {MENTOR_SPECIFIC}
    }
    ถ้า{1} {
    add_fileset_file aldec/$file_name $filetype PATH aldec/$file_name {ALDEC_SPECIFIC}
    }
    ถ้า{0} {
    add_fileset_file synopsys/$file_name $filetype PATH synopsys/$file_name {SYNOPSYS_SPECIFIC}
    }
    ถ้า{0} {
    add_fileset_file cadence/$file_name $filetype PATH cadence/$file_name {CADENCE_SPECIFIC}
    }
    }

    foreach {file_name filetype} $simulation_files_1588 {
    ถ้า{1} {
    add_fileset_file mentor/rtl/$file_name $filetype PATH /1588/mentor/$file_name {MENTOR_SPECIFIC}
    }
    ถ้า{1} {
    add_fileset_file aldec/rtl/$file_name $filetype PATH /1588/aldec/$file_name {ALDEC_SPECIFIC}
    }
    ถ้า{0} {
    add_fileset_file synopsys/rtl/$file_name $filetype PATH /1588/synopsys/$file_name {SYNOPSYS_SPECIFIC}
    }
    ถ้า{0} {
    add_fileset_file cadence/rtl/$file_name $filetype PATH /1588/cadence/$file_name {CADENCE_SPECIFIC}
    }
    }

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นจากซอฟต์แวร์ Quartus Prime เวอร์ชั่น 16.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Stratix® V FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้