คุณอาจเห็นข้อผิดพลาดนี้หากคุณทําการอัปเกรด IP ในเวอร์ชัน Quartus® Prime Standard/Pro Edition เวอร์ชั่น 17.0 ของการออกแบบ Arria® 10 ที่รวมตัวห่อ VHDL แบบคงซึ่งสร้างอินสแตนซ์ให้กับคอร์ IP JESD204B ด้วยอินเทอร์เฟซการกําหนดค่าใหม่แบบไดนามิกของตัวรับส่งสัญญาณ
นี่เป็นเพราะการเปลี่ยนแปลงประเภทพอร์ตในพอร์ตreconfig_clkและreconfig_resetจาก scalar std_logic ไปจนถึงstd_logic_vectorอาร์เรย์
ปัญหานี้ไม่ส่งผลกระทบต่อการออกแบบด้วยตัวห่อ Verilog ที่สร้างอินสแตนซ์ JESD204B IP
หากต้องการแก้ไขปัญหานี้ ให้แมปreconfig_clkสเกลาร์ &reconfig_reset ในห่อ VHDL กับ array reconfig_clk(0) และ reconfig_reset(0) ของคอร์ IP JESD204B
ตัว อย่าง เช่น:
ก่อนการเปลี่ยนแปลง :
แผนผังพอร์ต (
reconfig_clk => reconfig_clk
reconfig_reset => reconfig_reset
reconfig_avmm_address => reconfig_avmm_address
reconfig_avmm_read => reconfig_avmm_read
reconfig_avmm_readdata => reconfig_avmm_readdata
reconfig_avmm_waitrequest => reconfig_avmm_waitrequest
reconfig_avmm_write => reconfig_avmm_write
reconfig_avmm_writedata => reconfig_avmm_writedata
...
หลังจากการเปลี่ยนแปลง :
แผนผังพอร์ต (
reconfig_clk(0) => reconfig_clk
reconfig_reset(0) => reconfig_reset
reconfig_avmm_address => reconfig_avmm_address
reconfig_avmm_read => reconfig_avmm_read
reconfig_avmm_readdata => reconfig_avmm_readdata
reconfig_avmm_waitrequest => reconfig_avmm_waitrequest
reconfig_avmm_write => reconfig_avmm_write
reconfig_avmm_writedata => reconfig_avmm_writedata
...
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus Prime เวอร์ชันในอนาคต