คุณอาจเห็นการละเมิดเวลาในรายงานเวลาเมื่อคุณใช้ทรัพย์สินทางปัญญา (IP) การบูตคู่ของ Intel® MAX® 10 FPGAsดังนี้:
สรุปสถานะพาธ/นาฬิกาที่ไม่มีข้อจํากัดของ TimeQuest:ru_clkและflash_se_neg_reg
ตัววิเคราะห์เวลาในซอฟต์แวร์ Intel® Quartus® Prime จะระบุพอร์ตเหล่านี้เป็นสัญญาณนาฬิกา เนื่องจากไม่มีข้อจํากัดในไฟล์ SDC IP การบู๊ตคู่ไม่ได้รับการจัดส่งพร้อมไฟล์ SDC
คุณต้องเพิ่มข้อจํากัดต่อไปนี้
#constraintสําหรับAVALONนาฬิกาสําหรับ IP การบูตแบบคู่
create_clock -name inclk -period 12.5 [get_ports {inclk}]
#set ru_clk =1/2 จากนาฬิกาavalon
create_generated_clock -name ru_clk -source [get_ports {inclk}] -divide_by 2 [get_keepers {i2c_rsu:u0|altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk}]
#set flash_se_neg_reg =1/2 จากนาฬิกาavalon
create_generated_clock -name flash_se_neg_reg -source [get_ports {inclk}] -divide_by 2 [get_keepers {i2c_rsu:u0|altera_onchip_flash:onchip_flash_0|altera_onchip_flash_avmm_data_controller:avmm_data_controller|flash_se_neg_reg}]
คู่มือผู้ใช้ Dual Boot IP Core มีกําหนดที่จะอัปเดตในรุ่นในอนาคต