ID บทความ: 000075369 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/07/2018

ทําไมฉันจึงเห็นนาฬิกาที่ไม่มีข้อจํากัดru_clkและflash_se_neg_regในรายงานการกําหนดเวลา Dual Boot IP

สิ่งแวดล้อม

  • IP เอฟพีจีเอ Intel® การกำหนดค่าแบบคู่
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นการละเมิดเวลาในรายงานเวลาเมื่อคุณใช้ทรัพย์สินทางปัญญา (IP) การบูตคู่ของ Intel® MAX® 10 FPGAsดังนี้:

    สรุปสถานะพาธ/นาฬิกาที่ไม่มีข้อจํากัดของ TimeQuest:ru_clkและflash_se_neg_reg

    ความละเอียด

    ตัววิเคราะห์เวลาในซอฟต์แวร์ Intel® Quartus® Prime จะระบุพอร์ตเหล่านี้เป็นสัญญาณนาฬิกา เนื่องจากไม่มีข้อจํากัดในไฟล์ SDC IP การบู๊ตคู่ไม่ได้รับการจัดส่งพร้อมไฟล์ SDC

    คุณต้องเพิ่มข้อจํากัดต่อไปนี้

    #constraintสําหรับAVALONนาฬิกาสําหรับ IP การบูตแบบคู่

    create_clock -name inclk -period 12.5 [get_ports {inclk}]

    #set ru_clk =1/2 จากนาฬิกาavalon

    create_generated_clock -name ru_clk -source [get_ports {inclk}] -divide_by 2 [get_keepers {i2c_rsu:u0|altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk}]

    #set flash_se_neg_reg =1/2 จากนาฬิกาavalon

    create_generated_clock -name flash_se_neg_reg -source [get_ports {inclk}] -divide_by 2 [get_keepers {i2c_rsu:u0|altera_onchip_flash:onchip_flash_0|altera_onchip_flash_avmm_data_controller:avmm_data_controller|flash_se_neg_reg}]

    คู่มือผู้ใช้ Dual Boot IP Core มีกําหนดที่จะอัปเดตในรุ่นในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® MAX® 10 FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้