ปัญหาสำคัญ
คำอธิบาย
ได้ หากคุณสร้างอินสแตนซ์ 1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core สําหรับอุปกรณ์ Arria® V หรือ Arria® 10 เครื่องภายใน VHDL สร้างบล็อก มีปัญหาเกี่ยวกับไฟล์ข้อจํากัดด้านเวลา (.sdc)
ข้อจํากัดเวลาที่ได้รับจากแกน IP ไม่ถูกต้อง และการวิเคราะห์เวลาที่เหมาะสมจะไม่ดําเนินการ
ความละเอียด
ในการแก้ไขปัญหานี้ ห้ามใช้ VHDL สร้างบล็อกเพื่อสร้างอินสแตนซ์ IP Core
ปัญหานี้ได้รับการกําหนดให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime รุ่นใหม่ในอนาคต