ID บทความ: 000075367 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/01/2018

ทําไมตัวอย่างการออกแบบโหมดลงทะเบียน 10GBASE-R ความหน่วงแฝงต่ําของ 10G MAC ที่สร้างขึ้นแบบไดนามิกจึงล้มเหลวในการกําหนดเวลาในอุปกรณ์ Intel® Arria® 10

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในเขาIntel® Quartus®ซอฟต์แวร์ Prime เวอร์ชั่น 17.0 ขึ้นไป ทําให้ Ethernet 10G MAC 10G MAC ที่สร้างขึ้นแบบไดนามิก 10GBASE-R Register ตัวอย่างการกําหนดเวลาล้มเหลวอย่างไม่ถูกต้องเมื่อเปิดใช้งานการรวบรวมสถิติ

    ความละเอียด

    การแก้ไขปัญหานี้ ให้เพิ่มข้อจํากัด SDC ต่อไปนี้ในไฟล์ altera_eth_top.sdc :

    ถ้า {$::quartus(nameofexecutable) == "quartus_fit"} {

    set_clock_uncertainty -from dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_pma_clk -to dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_clkout -ถือ -เพิ่ม -100ps

    }

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้