ID บทความ: 000075365 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/05/2017

ทําไม Hard IP สําหรับ PCI Express จึงdl_upยืนยัน และส่ง TS1 ที่สั่งซื้อไม่ถูกต้องเมื่ออยู่ในสถานะปิดใช้งาน

สิ่งแวดล้อม

  • Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับ Hard IP สําหรับคอร์ PCI Express* IP ใน Arria® 10 คอร์ไม่ลบสัญญาณdl_upในขณะที่อยู่ในสถานะ LTSSM ที่ปิดใช้งาน  นอกจากนี้ คอร์จะไม่ส่งชุด EIOS/Electrical Idle ที่สั่งซื้อเมื่อเข้าสู่สถานะปิดใช้งาน

    ความละเอียด

    คุณควรเข้าเกณฑ์ dl_up ที่มีสถานะ ปิดใช้งาน LTSSM และละเว้นdl_upในสถานะปิดใช้งาน (กล่าวคือ พิจารณาdl_upยกเลิกการแบ่งประเภทในขณะที่อยู่ในสถานะปิดใช้งาน)

    ไม่มีปัญหาสําหรับชุดที่สั่งซื้อที่ไม่ถูกต้อง ลักษณะการทํางานดังกล่าวอาจทําให้พาร์ทเนอร์ลิงก์ออกจากสถานะปิดใช้งานและกลับไปยังสถานะตรวจหา

    ปัญหาเหล่านี้ไม่ได้กําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus® Prime รุ่นใดๆ ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้