ID บทความ: 000075357 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 06/04/2017

ทําไม RapidIO II IP Core จึงส่งเมื่อทําการรีเซ็ตดิจิตอล TX

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® RapidIO II (IDLE2 สูงสุด 6.25 Gbaud)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากข้อบกพร่องใน RapidIO II IP Core ตัวรับส่งสัญญาณสามารถเริ่มส่งอักขระ0xBCก่อนที่ TX Digital Reset (tx_digitalreset ใน Arria® 10 หรือ tx_digitalreset_stat ใน Stratix® 10) ถูกแยกออกจาก

    ซึ่งอาจทําให้พาร์ทเนอร์ลิงก์บางรายตรวจพบลําดับ IDLE1 ไม่ถูกต้อง การตรวจจับลําดับ IDLE1 เป็นการปรับใช้ที่กําหนด

    โปรดทราบว่า RapidIO II IP Core ใช้ลําดับ IDLE2

     

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นในซอฟต์แวร์เวอร์ชัน 17.0 ของ RapidIO II IP Core

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA
    Stratix® V FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้