ID บทความ: 000075356 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 22/11/2017

ข้อผิดพลาด(13224): ข้อผิดพลาด Verilog HDL หรือ VHDL ที่ altera_pcie_s10_hptxs_tx.sv(<your line="" number="">): ดัชนี <your index=""> อยู่นอกช่วง [<your range="">] สําหรับที่อยู่</your></your></your>

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 17.1 และก่อนหน้า คุณจะเห็นข้อผิดพลาดนี้กับ Avalon®-MM Stratix® 10 Hard IP สําหรับ PCI Express* หากคุณทําดังนี้:

    • เลือก "เปิดใช้งานอินเทอร์เฟซสเลฟ Avalon-MM ประสิทธิภาพสูง (HPTXS)"
    • และเลือก "เปิดใช้งานการแมป (HPTXS)"
    • และเลือกหนึ่งในสองตัวเลือกแรก
      • 1 หน้า - 0 บิต
      • 2 หน้า - 1 บิต
    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้เลือกหนึ่งในตัวเลือกการแมป 8 หน้าที่เหลือ

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 17.1.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้