อุปกรณ์ Intel® Stratix® 10 มีข้อกําหนดสัญญาณนาฬิกาเพิ่มเติมสําหรับการกําหนดค่าที่ประสบความสําเร็จเมื่อใช้ Hard Processor System External Memory Interface (HPS EMIF), PCIe, eSRAM หรือหน่วยความจําแบนด์วิดธ์สูง (HBM2)
จําเป็นต้องมีนาฬิกาอ้างอิงสําหรับการสอบเทียบ PLL ที่เหมาะสมเพื่อให้แน่ใจว่าบล็อก IP ดังกล่าวสามารถทํางานได้อย่างถูกต้องเมื่ออุปกรณ์กําหนดค่าเสร็จสิ้นและเข้าสู่โหมดผู้ใช้ เฟิร์มแวร์ Secure Device Manager (SDM) จะเกตการกําหนดค่าอุปกรณ์หาก PLL ไม่ได้ถูกปรับเทียบอย่างถูกต้องเนื่องจากนาฬิกาอ้างอิงหายไป ดังนั้นผู้ใช้จะต้องให้นาฬิกาอ้างอิงที่ใช้งานได้ฟรีและมีเสถียรภาพไปยังบล็อก IP เหล่านี้ก่อนที่การกําหนดค่าจะเริ่มขึ้น นาฬิกาอ้างอิงที่จําเป็นสําหรับ IP ที่เกี่ยวข้องมีการระบุไว้ด้านล่าง:
| IP | พินนาฬิกา |
|---|---|
| HBM2 | pll_ref_clk และ ext_core_clk |
| eSRAM | CLK_ESRAM_[0,1]p และ CLK_ESRAM_[0,1]n |
| HPS EMIF | pll_ref_clk |
| ช่องสัญญาณ L- และ H-Tile PCIe | REFCLK_GXB |
| ช่องสัญญาณตัวรับส่งสัญญาณ E-Tile | REFCLK_GXE |
สําหรับอุปกรณ์ไทล์ Intel® Stratix® 10 L/H ข้อกําหนดสัญญาณนาฬิกาอ้างอิงเป็นข้อบังคับสําหรับกรณีการใช้งาน PCIe แต่ไม่บังคับสําหรับกรณีการใช้งานที่ไม่ใช่ PCIe สําหรับการกําหนดค่าอุปกรณ์ที่ประสบความสําเร็จ สําหรับกรณีการใช้งาน PCIe เฟิร์มแวร์ SDM จะรอรหัสการปรับเทียบ PLL เพื่อให้แน่ใจว่า PLL ได้รับการปรับเทียบอย่างถูกต้องเพื่อปล่อยอุปกรณ์สําหรับการเข้าสู่โหมดผู้ใช้ ดังนั้น นาฬิกาอ้างอิงจึงจําเป็นสําหรับการสอบเทียบ PLL สําหรับกรณีการใช้งานที่ไม่ใช่ PCIe เฟิร์มแวร์ SDM จะไม่เกตการกําหนดค่าอุปกรณ์โดยไม่มีรหัสการสอบเทียบ PLL ที่เหมาะสมโดยไม่มีการจัดหาสัญญาณนาฬิกาอ้างอิงระหว่างการกําหนดค่า ผู้ใช้สามารถปรับเทียบ PLL ของตัวรับส่งสัญญาณในโหมดผู้ใช้เพื่อให้ช่องรับส่งสัญญาณทํางานได้อย่างถูกต้อง
สําหรับอุปกรณ์ Intel® Stratix® 10 E-tile ข้อกําหนดนาฬิกาอ้างอิงจําเป็นสําหรับการกําหนดค่าอุปกรณ์ที่สําเร็จ ต้องโหลดนาฬิกาอ้างอิงเพื่อโหลดเฟิร์มแวร์กําหนดค่าลงในอุปกรณ์ Intel® Stratix® 10 E-tile
ตรวจสอบให้แน่ใจว่าคุณได้จัดเตรียมสัญญาณนาฬิกาอ้างอิงที่เสถียรและทํางานได้ฟรีให้กับตัวรับส่งสัญญาณ, PCIe, HPS EMIF, eSRAM และบล็อก IP HBM2 หากมีการใช้งานในการออกแบบของคุณก่อนที่จะเริ่มการกําหนดค่า