ID บทความ: 000075317 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/06/2016

ทําไม IOPLL ในอุปกรณ์ Arria 10 ล้มเหลวในการล็อกและสร้างสัญญาณนาฬิกาออกเมื่อตั้งมาตรฐาน I/O ของพินอินพุตสัญญาณนาฬิกาอ้างอิงเป็น Differential HSTL หรือ Differential SSTL

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจสังเกตว่า IOPLL ในอุปกรณ์ Arria® 10 ล้มเหลวในการล็อกและสร้างสัญญาณนาฬิกาออกเมื่อตั้งมาตรฐาน I/O ของพินอินพุตสัญญาณนาฬิกาอ้างอิงเป็น Differential HSTL หรือ Differential SSTL ในซอฟต์แวร์ Quartus® Prime
 
เนื่องจากอุปกรณ์ Arria 10 รองรับมาตรฐาน I/O ต่อไปนี้สําหรับการป้อนข้อมูลสัญญาณนาฬิกาอ้างอิง IOPLL เท่านั้น :

- มาตรฐาน I/O แบบครบวงจร
- LVD

ความละเอียด หากใช้สัญญาณที่แตกต่างกันของ HSTL หรือ SSTL ที่แตกต่างเพื่อขับเคลื่อนพินอินพุตสัญญาณนาฬิกาอ้างอิงบนบอร์ดของคุณ ให้กําหนดมาตรฐาน I/O ที่แตกต่างที่แท้จริง (เช่น LVDS) ให้กับพินนี้ในซอฟต์แวร์ Quartus Prime เพื่อรองรับข้อมูลจําเพาะทางไฟฟ้า HSTL และ Differential SSTL ที่แตกต่าง
ซอฟต์แวร์ Quartus Prime เวอร์ชั่น 16.0 มีการตรวจสอบความถูกต้องตามกฎหมายเพื่อป้องกันไม่ให้ผู้ใช้ตั้งค่ามาตรฐาน I/O ที่แตกต่างตามหลอกเป็นพินอินพุตสัญญาณนาฬิกาอ้างอิง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้