ID บทความ: 000075260 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/06/2013

ทําไมมูลค่าห่วงโซ่หน่วงล่าช้าของฉันจึงไม่มีคําอธิบายประกอบอย่างถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.1 และใหม่กว่า คําอธิบายย้อนกลับของการตั้งค่าห่วงโซ่ความล่าช้าไม่ทํางานอย่างถูกต้อง ปัญหานี้มีผลต่อการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ใส่คําอธิบายประกอบการตั้งค่าห่วงโซ่หน่วงโดยใช้สคริปต์ Tcl เช่น ด้านล่าง สคริปต์ Tcl นี้ใช้การตั้งค่าห่วงโซ่ความล่าช้า D5 เป็นตัวอย่าง

    load_package chip_planner
    project_open
    read_netlist
    set nodes [get_nodes -type io]

    foreach_in_collection node {
        set name [get_node_info -info name -node ]
        set d5 [get_node_info -info "D5 Delay Chain" -node ]
       
        if { != 0 } {
            set_instance_assignment -name T9_DELAY -to
        }
    }
    project_close

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้