ID บทความ: 000075232 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 15/10/2014

Internal Error in Chip Planner/LogicLock during EMIF/PHYLite Compilation

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณใช้ซอฟต์แวร์ Quartus II Arria 10 Edition v13.1 เพื่อคอมไพล์การออกแบบที่มีอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) หรืออินเทอร์เฟซ PHYLite ข้อความแสดงข้อผิดพลาดต่อไปนี้อาจปรากฏขึ้น:

    ข้อผิดพลาดภายใน: ระบบย่อย: CPLL, ไฟล์: /quartus/periph/cpll/refclk_gen6_param_util.cpp, บรรทัด: 113

    เริ่มต้น: 1, สิ้นสุด: 2, ไดรเวอร์: 4

    ความละเอียด

    วางพินสัญญาณนาฬิกาอ้างอิงและ EMIF หรือ PHYLite I/O หนึ่งตัว ปักหมุดในIO_BANKเดียวกัน

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้