ทําไมการออกแบบ STRATIX IV GX หรือ Stratix IV GT ที่กําหนดค่าในโหมด Basic (PMA-Direct) ไม่ตรงตามกําหนดเวลา แม้ว่าจะแนะนํา PLL ด้านซ้าย/ขวา implemented.as ในคู่มือ Stratix IV, stratix_iv_gx_ki, stratix_iv_gt_ki

"ข้อกําหนด PLL ด้านซ้าย/ขวาในโหมดพื้นฐาน (PMA Direct)" ของบท "Stratix IV Clocking" ในคู่มือ  Stratix IV ฉบับที่ 2 ระบุว่าต้องใช้ PLL ด้านซ้าย/ขวาเพื่อตอบสนองการกําหนดเวลาระหว่าง fabric FPGA และอินเทอร์เฟซ PMA ตัวส่งสัญญาณสําหรับการกําหนดค่าพื้นฐาน (PMA-Direct) ที่สูงกว่าอัตราข้อมูลบางส่วน PLL ด้านซ้าย/ขวาเหล่านี้ควรวางไว้ที่ด้านเดียวกันของอุปกรณ์เพื่อให้ตรงตามเวลา

ซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.0 อาจวาง PLL ด้านซ้าย/ขวาเหล่านี้ไม่ถูกต้องในอีกด้านหนึ่งของอุปกรณ์

เพื่อให้แน่ใจว่าซอฟต์แวร์ Quartus II จะวาง PLL ด้านซ้าย/ขวาไว้ที่ด้านเดียวกัน ให้ใช้หนึ่งในสองตัวเลือกต่อไปนี้:

• ระบุ PLL ด้านซ้าย/ขวาตามการกําหนดตําแหน่ง

1. ค้นหาสัญญาณนาฬิกาเอาต์พุต PLL ในตัวแก้ไขการมอบหมาย
1. เปิดหน้าต่าง แก้ไขการมอบหมาย โดยคลิกที่ ตัวแก้ไขการมอบหมาย จากเมนู งานที่มอบหมาย
2. คลิกที่ PLL ในหน้าต่างหมวดหมู่
3. ดับเบิลคลิกที่ฟิลด์ว่างเปล่าในคอลัมน์ ถึง และคลิกที่ลูกศรทางด้านขวามือเพื่อเลือก Node Finder 
4. ค้นหาและเลือกนาฬิกาเอาต์พุต PLL สําหรับอินสแตนซ์ ALTPLL เฉพาะของคุณ
5. คลิก ตกลง เพื่อปิดตัวค้นหาโหนด ขณะนี้ชื่อสัญญาณนาฬิกาเอาต์พุต PLL จะถูกเติมลงในคอลัมน์ ถึง
2. กําหนด PLL เฉพาะ # ให้กับนาฬิกาเอาต์พุต PLL ของคุณโดยการดับเบิลคลิกที่คอลัมน์ ตําแหน่ง และเลือก PLL หนึ่งๆ  คุณควรเลือก PLL ที่ด้านเดียวกันของอุปกรณ์เป็นช่อง สัญญาณ ตัวอย่างเช่น เลือก PLL ด้านขวา (ตัวอย่างเช่น - PLL_R4) ถ้าช่องสัญญาณตัวรับส่งสัญญาณที่เกี่ยวข้องคือ GXBR0, GXBR1, GXBR2 หรือ GXBR3 

• ระบุ PLL ด้านซ้าย/ขวาตามการกําหนด "edge"

1. ค้นหาสัญญาณนาฬิกาเอาต์พุต PLL ด้านซ้าย/ขวาใน เครื่องมือแก้ไขการมอบหมาย
1. เปิด "ผู้แก้ไขการมอบหมาย " โดยคลิกที่ "ผู้แก้ไขการมอบหมาย" จากเมนู "งานที่ได้รับมอบหมาย"
2. คลิกที่ Edge ในหน้าต่างหมวดหมู่
3. ดับเบิลคลิกที่ฟิลด์ว่างเปล่าในคอลัมน์ ถึง และคลิกลูกศรทางด้านขวาเพื่อเลือก ตัวค้นหาโหนด
4. ค้นหาและเลือกสัญญาณนาฬิกาเอาต์พุต PLL สําหรับอินสแตนซ์ ALTPLL เฉพาะของคุณ
5. คลิก ตกลง เพื่อปิดตัวค้นหา โหนด ตอนนี้ควรเติมชื่อสัญญาณนาฬิกาเอาต์พุต PLL ในคอลัมน์ ถึง
2. กําหนด Edge หนึ่งๆ ให้กับสัญญาณนาฬิกาเอาต์พุต PLL ของคุณโดยการดับเบิลคลิกที่คอลัมน์ ตําแหน่ง และเลือก Edge หนึ่งๆ  เลือกตัวเลือกEDGE_LEFT หากช่องสัญญาณตัวรับส่งสัญญาณที่เกี่ยวข้องอยู่ทางด้านซ้ายของอุปกรณ์หรือเลือกตัวเลือกEDGE_RIGHTหากช่องรับส่งสัญญาณที่เกี่ยวข้องอยู่ทางด้านขวาของอุปกรณ์

สําหรับการตรวจสอบ คุณสามารถค้นหาและยืนยันตําแหน่งทางกายภาพของอินสแตนซ์ ALTPLL โดยใช้ Quartus II Chip Planner หลังจากเสร็จสิ้นกระบวนการที่เหมาะสม