What reset sequence should I follow to fix link training hardware issues in my PCI Express Soft IP Gen2 x4 or x8 design in Stratix IV GX/GT devices?

หากคุณประสบปัญหาเกี่ยวกับการฝึกอบรมลิงก์หรือการฝึกอบรมแบบ Down ในอุปกรณ์ Stratix® IV โดยใช้ PCI Express Compiler ในซอฟต์แวร์ Quartus II เวอร์ชั่น 9.1 ขึ้นไป การกําหนดเป้าหมายซอฟต์แวร์ IP Block (SIP) ใน Gen2 x4 หรือ x8 โปรดตรวจสอบว่า Reset Controller ของคุณดําเนินงานตามลําดับต่อไปนี้ โปรดดูแผนภาพด้านล่าง:

รูปภาพที่ 1 ข้อกําหนดลําดับการรีเซ็ต PCI Express

ดูขนาดเต็ม

1. ระบุpll_powerdownสําหรับระยะเวลาpll_powerdown (1) ถึง (2)
2. เมื่อpll_lockedสารภาพ (3) ให้ de-assert tx_digitalreset (4)
3. เมื่อ de-asserts ไม่ว่าง (5) ให้ de-assert rx_analogreset (6)
4. รอ 75us หลังจาก se-asserting rx_analogreset (6) แล้ว de-assert rx_digitalreset (7)
5. pipephydonestatus de-assertion (8) จะระบุว่า LTSSM_stateกําลังเปลี่ยนไปใช้สถานะ detect.active (9)
6. pipephystatus ที่เปลี่ยนเป็นสถานะ receiver.detected (10) จะนําหน้าLTSSM_stateการเปลี่ยนเป็นสถานะ Polling (11)
7. เมื่อLTSSM_stateเปลี่ยนไปใช้การโพล (11) ตามrx_digitalreset (12)
8. ตรวจตราสัญญาณของrx_signaldetect[n-1:0] จนกระทั่งหนึ่งในสัญญาณดังกล่าวยอมรับ (13) และคงไว้เป็น 3ms (14)
9. เมื่อสัญญาณrx_signaldetectใด ๆ ได้รับการยืนยันเป็นเวลา 3ms (14) ให้ de-assert rx_digitalreset (15)

ลําดับการรีเซ็ตของโหมดฟังก์ชัน PCI Express (PIPE) เสร็จสมบูรณ์แล้ว