เมื่อใช้งานโปรโตคอลแบบผูกมัดตัวรับส่งสัญญาณ x4 เช่น XAUI หรือ PCIe x4 มีแนวทางจํากัดตําแหน่งพินตัวรับส่งสัญญาณบางประการที่ควรปฏิบัติตาม
ตัวอย่างต่อไปนี้ถือว่าเป็นอุปกรณ์ Stratix® II GX EP2SGX130GF1508 แต่กฎเดียวกันมีผลกับอุปกรณ์ทั้งหมดภายในตระกูล Stratix II GX
การจัดลําดับเลนทางกายภาพของตัวรับส่งสัญญาณแต่ละตัวในแต่ละธนาคารจะมีหมายเลขดังนี้:
BankLaneRxTx
ธนาคาร 13Lane 1 GXB_Rx1 GXB_Tx1
ธนาคาร 13Lane 0 GXB_Rx0 GXB_Tx0
ธนาคาร 13Lane 2 GXB_Rx2 GXB_Tx2
ธนาคาร 13Lane 3 GXB_Rx3 GXB_Tx3
ธนาคาร 14Lane 1 GXB_Rx5 GXB_Tx5
ธนาคาร 14Lane 0 GXB_Rx4 GXB_Tx4
ธนาคาร 14Lane 2 GXB_Rx6 GXB_Tx6
ธนาคาร 14Lane 3 GXB_Rx7 GXB_Tx7
และอื่นๆ สําหรับธนาคาร 15, 16, & 17
เพื่อให้ซอฟต์แวร์ Quartus® II พอดีกับโปรโตคอล x4 ที่ถูกผูกไว้ ชื่อสัญญาณตัวรับส่งสัญญาณความเร็วสูงต้องแมปกับหมายเลขช่องสัญญาณตัวรับส่งสัญญาณทางกายภาพที่เกี่ยวข้องภายในบล็อกตัวรับส่งสัญญาณดังที่แสดงด้านล่าง
LaneRxTx ของธนาคาร
13Lane 1RxDatain (1) (GXB_Rx1) TxDataout(1) (GXB_Tx1)
ธนาคาร 13Lane 0RxDatain (0) (GXB_Rx0) TxDataout(0) (GXB_Tx0)
13Lane 2RxDatain (2) (GXB_Rx2) TxDataout(2) (GXB_Tx2)
ธนาคาร 13Lane 3RxDatain (3) (GXB_Rx3) TxDataout(3) (GXB_Tx3)
หรือถ้าคุณกําลังใช้ธนาคาร 14
LaneRxTx ของธนาคาร
14Lane 1RxDatain (1) (GXB_Rx5) TxDataout(1) (GXB_Tx5)
ธนาคาร 14Lane 0RxDatain (0) (GXB_Rx4) TxDataout(0) (GXB_Tx4)
14Lane 2RxDatain (2) (GXB_Rx6) TxDataout(2) (GXB_Tx6)
14Lane 3RxDatain (3) (GXB_Rx7) TxDataout(3) (GXB_Tx7)
และอื่นๆ สําหรับธนาคาร 15, 16, & 17
การไม่ปฏิบัติตามคู่มือเหล่านี้อาจส่งผลให้อินเทอร์เฟซไม่พอดีหรือใช้งานไม่ได้