ID บทความ: 000075210 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมฉันจึงไม่สามารถกําหนดอินพุต 3.3 V ให้กับธนาคารที่มี VCCIO ที่เชื่อมต่อกับ 2.5 V ได้

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    มาตรฐาน LVTTL และ 3.3-V LVCMOS 3.3 V รองรับ VCCIO ที่เชื่อมต่อกับ 3.3 V, 3.0 V หรือ 2.5 V สําหรับการทํางานอินพุตบนตระกูลอุปกรณ์ Arria® V และ Stratix® V

    ในเวอร์ชัน 11.0 และ 11.1 ของซอฟต์แวร์ Quartus® II การกําหนดพินที่มีมาตรฐานที่กําหนดให้ VCCIO ต้องเชื่อมต่อกับ 2.5 V (เช่น เอาต์พุต 2.5 V) และอินพุต LVCMOS/LVTTL 3.3-V จะนําไปสู่ข้อผิดพลาดที่พอดี

    ความละเอียด

    กําหนดมาตรฐาน I/O ให้ 2.5 V กับอินพุตที่ต้องใช้มาตรฐาน LVCMOS/LVTTL 3.3-V

    ข้อมูลจําเพาะอินพุตมาตรฐาน 2.5 V เหมือนกับสเปค 3.3-V ยกเว้นว่า Vil คือ 0.7 V แทนที่จะเป็น 0.8 V  ดูตารางข้อมูลอุปกรณ์ต่อไปนี้สําหรับข้อมูลเพิ่มเติมเกี่ยวกับขีดจํากัดแรงดันไฟฟ้าขาเข้า:

    ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Stratix® V GS FPGA
    Arria® V GX FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V E FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้