ID บทความ: 000075203 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/10/2012

DCLK เป็นพินสองวัตถุประสงค์ในอุปกรณ์ Stratix V, Arria V และ Cyclone V หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ไม่ DCLK ไม่ใช่พินอเนกประสงค์ในอุปกรณ์ Stratix® V Arria® V และ Cyclone® V จึงไม่สามารถกําหนดสัญญาณผู้ใช้ให้กับพินนี้ในซอฟต์แวร์การออกแบบ Quartus® II ด้วยตนเองได้

 
อย่างไรก็ตาม หากใช้ALTASMI_PARALLELเมกะการทํางานหรือส่วนประกอบตัวควบคุม EPCS ใน QSys ฟังก์ชัน DCLK จะสามารถเข้าถึงได้โดยฟังก์ชันเหล่านี้ในโหมดผู้ใช้ เพื่อช่วยให้เข้าถึงอุปกรณ์ EPCS หรือ EPCQ ได้

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Arria® V GT FPGA
Cyclone® V SE SoC FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้