ID บทความ: 000075161 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/09/2014

ทําไมฉันจึงไม่สามารถผสานอินสแตนซ์ SDI IP หลายอินสแตนซ์แชร์ Tx PLL เดียวกันเมื่อใช้งานโปรโตคอลมาตรฐานสามตัวบนอุปกรณ์รับส่งสัญญาณ Stratix V, Arria V และ Cyclone V

สิ่งแวดล้อม

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    IP SDI ในโหมดมาตรฐานแบบสามหน้าจอใช้การกําหนดค่า PLL ใหม่เพื่อสลับข้อมูลในอุปกรณ์รับส่งสัญญาณ Stratix® V, Arria® V และ Cyclone® V หากมีอินสแตนซ์ IP มากกว่าหนึ่งตัวแชร์ Tx PLL ตัวรับส่งสัญญาณตัวเดียว การบ้าน XCVR_TX_PLL_RECONFIG_GROUP .qsf จะต้อง รายละเอียดของการบ้านนี้อธิบายไว้ในส่วน 'การกําหนดค่า PLL ใหม่' ของคู่มือผู้ใช้ PHY IP ตัวรับส่งสัญญาณ

    http://www.altera.com/literature/ug/xcvr_user_guide.pdf

    ความละเอียด

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V GT FPGA
    Arria® V SX SoC FPGA
    Arria® V GZ FPGA
    Arria® V GX FPGA
    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้