ปัญหาสำคัญ
คำอธิบาย
คู่มือผู้ใช้ Arria V, Arria V GZ, Cyclone V และ Stratix V PCI Express สําหรับ
อินเทอร์เฟซ Avalon-ST และ Avalon-MM แสดงแผนผังการกําหนดเวลาที่ไม่ถูกต้องสําหรับธุรกรรม
สัญญาณ (tl_cfg*)พื้นที่การกําหนดค่าเลเยอร์ การแสดง เวลาการเข้าถึงการลงทะเบียนพื้นที่กําหนดค่า
tl_cfg_add และ tl_cfg_ctl อัปเดตทุกรอบ
อย่างไรก็ตาม สัญญาณเหล่านี้จะอัปเดตทุกๆ อย่างโดยขึ้นอยู่กับพารามิเตอร์ของคุณ
4 หรือ 8 รอบนาฬิกา นอกจากนี้ อินเทอร์เฟซนี้เป็นพาธแบบหลายรอบ
คุณต้องสุ่มตัวอย่างอินเทอร์เฟซนี้ตรงกลาง ทั้งนี้ขึ้นอยู่กับพารามิเตอร์ที่คุณเลือก
ของหน้าต่างที่มีสี่หรือแปดรอบเพื่อให้แน่ใจว่าการทํางานที่เหมาะสม
ความละเอียด
ปัญหานี้ได้รับการแก้ไขในคู่มือผู้ใช้เวอร์ชัน 31 ตุลาคม 2016