ปัญหาสำคัญ
เมื่อคุณใช้ NativeLink เพื่อรันการจําลอง RTL ของ EDA สําหรับ ไฟล์ระดับบนสุด Verilog การจําลองล้มเหลวและแสดงดังต่อไปนี้ ข้อความแสดงข้อผิดพลาด:
#**Error: (vlog-7) Failed to open design unit file “test.vo” in
read mode. # No such file or directory. (errno= ENOENT)
ในหน้า การจําลอง ภายใต้ การตั้งค่า EDA Netlist Writer ตั้งค่า Format สําหรับเอาต์พุต netlist เป็น VHDL แล้วเปลี่ยนรหัสของไฟล์ .v ต่อไปนี้เป็น รหัสบรรทัดเดียวก่อนเรียกใช้การจําลอง NativeLink
ลบบรรทัดต่อไปนี้:
//IPFS_FILES:test.voRELATED_FILES:stratix_components.vhd, altera_avalon_sc_fifo.v, auk_dspip_avalon_streaming_controller_hpfir.vhd, auk_dspip_avalon_streaming_source_hpfir.vhd, auk_dspip_math_pkg_hpfir.vhd, auk_dspip_lib_pkg_hpfir.vhd, test_ast.vhd, test.vhd
เพิ่มบรรทัดต่อไปนี้:
//IPSF_FILES:NONE
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของคอมไพเลอร์ FIR ฟังก์ชัน II MegaCore