ID บทความ: 000075100 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 04/07/2019

ทําไมรายงานการคอมไพล์ในซอฟต์แวร์ Quartus® Prime Pro Edition ไม่แสดง PLL Freq Min Lock และ PLL Freq Max Lock

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® IOPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในซอฟต์แวร์ Quartus® Prime Pro Edition PLL Freq Min Lock, รายงาน PLL Freq Max Lock สําหรับ IOPLL และ PLL เศษส่วน (fPLL) จะถูกลบออกจากรายงานการคอมไพล์สําหรับตระกูลอุปกรณ์ต่อไปนี้:

  • FPGA Agilex™
  • Stratix® 10 FPGA
  • Arria® 10 FPGA
  • Cyclone® 10 GX FPGA
ความละเอียด

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Intel® Cyclone® 10 GX FPGA
Intel® Arria® 10 FPGA และ SoC FPGA
เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7
Intel® Stratix® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้