ID บทความ: 000075080 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/11/2015

ซอฟต์แวร์ Quartus Prime อาจละเลยการมอบหมาย QSF และข้อจํากัด SDC ที่มีชื่อ PLL ที่แก้ไขระหว่างการAlteraการสร้างคอร์ IOPLL ใหม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เมื่อคุณสร้างลูปแบบล็อกเฟส I/O Altera® ใหม่ (Altera IOPLL) แกน IP ในซอฟต์แวร์ Quartus® Prime เวอร์ชัน 15.1 ชื่อของ PLL ในรายการเน็ตลิสต์อาจเปลี่ยนไป ส่งผลให้ ซอฟต์แวร์ Quartus Prime อาจละเลยไฟล์การตั้งค่า Quartus Prime (QSF) ใดๆ ข้อจํากัดของการกําหนดหรือข้อจํากัดการออกแบบ Synopsys (SDC) ที่มีการแก้ไข ชื่อ PLL

    ตัวอย่างเช่น ชื่อของ PLL อาจเปลี่ยนจาก

    u0|iopll_0|altera_pll_i|general[0].gpll~IOPLL

    ถึง

    u0|iopll_0|altera_pll_i|twentynm_pll|iopll_inst
    ความละเอียด

    หากการออกแบบของคุณมีข้อจํากัด QSF หรือ SDC ที่กําหนดเป้าหมาย I/O PLL ตรวจสอบชื่อของ PLL และทําการอัปเดตที่จําเป็น

    ในโปรแกรมแก้ไขพารามิเตอร์ Altera IOPLL IP ให้แน่ใจว่าคุณกรอกข้อมูลใน นาฬิกา ฟิลด์ชื่อ สําหรับสัญญาณนาฬิกาเอาต์พุต ปัญหาการเปลี่ยนชื่อ PLL ไม่เป็นปัญหา ส่งผลต่อชื่อนาฬิกา SDC ที่เกิดขึ้นตรา derive_pll_clocks บเท่าที่ เขตข้อมูล ชื่อนาฬิกา ไม่ว่างเปล่า

    Alteraแนะนําให้ตรวจสอบชื่อนาฬิกาเพื่อให้แน่ใจว่าชื่อนาฬิกายังคงสอดคล้องกัน เมื่อคุณย้ายการออกแบบของคุณไปยังซอฟต์แวร์ Quartus Prime เวอร์ชั่น 15.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้