ทําไมฉันจึงเห็นสัญญาณนาฬิกาเอาต์พุตแบบเมกะฟังก์ชัน Altera

สิ่งแวดล้อม

Quartus Edition

Intel® Quartus® II Subscription Edition

ค้นพบเวอร์ชัน: 10.0

ทรัพย์สินทางปัญญาเอฟพีจีเอ

การจำลองแบบ

PLL

ค้นพบเวอร์ชัน: 10.0

คำอธิบาย เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.0 ขึ้นไป คุณอาจเห็นสัญญาณนาฬิกาเอาต์พุตจากฟังก์ชัน Altera_PLL ทํางานเป็นช่วงๆ ในการจําลองการทํางานแม้ว่าจะมีการระบุสัญญาณที่ล็อกไว้แล้วก็ตาม คุณอาจเห็นความล้มเหลวเป็นระยะสําหรับนาฬิกาเอาต์พุต โดยขึ้นอยู่กับค่าที่คํานวณได้สําหรับความถี่ VCO ปัญหานี้เกิดขึ้นเนื่องจากโมเดลการจําลองจํากัดที่ความละเอียด ps 1 สําหรับ Altera_PLL

ความละเอียด หากคุณได้รับผลกระทบจากข้อจํากัดนี้เมื่อทําการจําลองการทํางานที่Altera_PLL ให้ปรับระยะเวลาสัญญาณนาฬิกาอินพุตโดยการเพิ่มหรือลดระยะเวลาสัญญาณนาฬิกาอินพุตลงโดยเพิ่มขึ้น 2 ps ในการทดสอบการจําลองจนกว่าระยะเวลา VCO จะสามารถคํานวณได้ภายในความละเอียดที่รองรับโดยแบบจําลองการจําลอง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

เลือกภาษาของคุณ

การใช้การค้นหา Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

การค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมฉันจึงเห็นสัญญาณนาฬิกาเอาต์พุตแบบเมกะฟังก์ชัน Altera_PLL ทํางานเป็นช่วงๆ ในการจําลองการทํางาน

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์