ID บทความ: 000075053 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/05/2015

ทําไมอนุกรม Digital Interface (SDI) II MegaCores rx_pll_lockedเปิดปิดสัญญาณเป็นครั้งคราว

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

สําหรับมาตรฐานวิดีโอ HD-SDI และ 3G-SDI โหมด CDR ของตัวรับส่งสัญญาณจะถูกล็อคไปยังโหมดข้อมูล (LTD)

ดังนั้น rx_pll_locked สัญญาณ Serial Digital Interface (SDI) II MegaCore® อาจสั่นเมื่อตัวรับส่งสัญญาณถูกล็อคอย่างถูกต้องกับข้อมูลขาเข้าในมาตรฐาน HD-SDI หรือ 3G-SDI

อย่างไรก็ตาม สําหรับมาตรฐานวิดีโอ SD-SDI โหมด CDR จะถูกล็อคไปยังโหมดนาฬิกาอ้างอิง (LTR) rx_pll_locked สัญญาณ SDI II MegaCore ยังคงถูกล็อคอยู่ตลอดเวลา

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้