คำอธิบาย
ข้อมูลจําเพาะในตารางด้านล่างแสดงความล่าช้าในการเผยแพร่ภายนอกทั้งหมด (TEXT_DELAY) ตามความถี่นาฬิกา Active Serial (AS) ใน Intel® Stratix® 10 และอุปกรณ์ Intel Agilex® ทั้งหมด
เมื่อ Internal Oscillator ถูกใช้เป็นแหล่งสัญญาณนาฬิกาในการกําหนดค่า:
| AS CLK Freq (MHz) | TEXT_DELAY นาที (ns) | TEXT_DELAY สูงสุด (ns) |
|---|---|---|
| 25 | 0 | 24 |
| 58 | 0 | 20 |
| 77 | 0 | 20 |
| 115 | 0 | 20 |
เมื่อใช้ OSC_CLK_1 เป็นแหล่งกําหนดค่านาฬิกา:
| AS CLK Freq (MHz) | TEXT_DELAY นาที (ns) | TEXT_DELAY สูงสุด (ns) |
|---|---|---|
| 25 | 0 | 24 |
| 50 | 0 | 24 |
| 71.5 | 0 | 35 |
| 100 | 0 | 24 |
| 108 | 0 | 22 |
| 125 | 0 | 18 |
| 133 | 0 | 15 |
หมายเหตุ: ข้อมูลที่ระบุในตารางด้านบนเป็นลักษณะเฉพาะซิลิคอนที่รอดําเนินการเบื้องต้น
ความละเอียด
คู่มือผู้ใช้การกําหนดค่า Intel® Stratix® 10 และคู่มือผู้ใช้การกําหนดค่า Intel Agilex® ได้รับการอัปเดตโดยเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.3