คำอธิบาย
ในบางกรณี เนื่องจากสภาวะเชื้อชาติที่เพิ่มพลังงาน IOPLL ในอุปกรณ์ Intel® Arria® 10 อาจเริ่มทํางานด้วยความถี่สัญญาณนาฬิกาเอาต์พุตที่ไม่ถูกต้องหรือวงจรหน้าที่ไม่ถูกต้องหรือไม่สามารถล็อกได้เมื่อเปิดใช้งานการกําหนดค่าใหม่แบบไดนามิก
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้ไดรฟ์พอร์ตอินพุต 'mgmt_clk' ของคอร์ Intel® FPGA IP กําหนดค่า IOPLL ใหม่จากพอร์ตเอาต์พุต 'outclk' ของการกําหนดค่า IOPLL อื่น Intel FPGA IP และซิงโครไนซ์ mgmt_reset ด้วยนาฬิกานี้ ซึ่งช่วยให้มั่นใจได้ว่าสัญญาณนาฬิกาไปยังคอร์ Intel FPGA IP กําหนดค่าใหม่ IOPLL จะไม่ปิดเมื่อเปิดเครื่องและช่วยให้ IOPLL ทํางานโดยใช้พารามิเตอร์ที่ถูกต้อง