ID บทความ: 000074968 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/10/2020

ทําไมสัญญาณ mgmt_waitrequest จากการกําหนดค่า IOPLL ใหม่ Intel FPGA ไม่ทํางานตามที่คาดไว้เมื่อดําเนินการเปลี่ยนเฟสแบบไดนามิกในอุปกรณ์ Intel® Stratix® 10 FPGA และอุปกรณ์ Intel Agilex® 7

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาที่ทราบกันในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.4 และก่อนหน้า เอาต์พุตสัญญาณ mgmt_waitrequest จาก Intel FPGA กําหนดค่าใหม่ IOPLL ในอุปกรณ์ Intel Stratix® 10 เครื่องและอุปกรณ์ Intel Agilex® 7 จะทํางานตรงข้ามกับที่ระบุไว้ใน คู่มือผู้ใช้ Intel® Stratix® 10 Clocking และ PLL และ คู่มือผู้ใช้ Intel Agilex® Clocking และ PLL โดยการถอดรหัสเมื่อมีการร้องขอและยืนยัน Dynamic Phase Shift (DPS) เมื่อเสร็จสิ้น

     

     

    ความละเอียด

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.2

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Agilex™ และเอฟพีจีเอ SoC
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้