ทําไมจึงมีการใช้ทรัพยากรมากกว่าที่คาดไว้ FPGA เมื่อสร้างอินสแตนซ์ RAM: Intel® FPGA IP 2 พอร์ตที่มีการเปิดใช้งานพารามิเตอร์โหมดนาฬิกาคู่ของ TDP ที่จําลองขึ้น

เมื่อมี RAM: Intel® FPGA IP 2 พอร์ตที่เปิดใช้งานพารามิเตอร์โหมดนาฬิกาคู่ TDP Emulated จะถูกสร้างอินสแตนซ์ในซอฟต์แวร์ Intel® Quartus® Prime คุณอาจเห็นการใช้ประโยชน์ทรัพยากร FPGA ที่สูงกว่าที่คาดไว้เมื่อระบุเป้าหมายอุปกรณ์ Intel® Stratix® 10 เครื่อง ซึ่งเกิดจาก FIFOs ที่ใช้งานโดย RAM: Intel® FPGA IP แบบ 2 พอร์ต

หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนต่อไปนี้:

1. สํารวจ ตาม ลําดับชั้น และค้นหา อินสแตนซ์ fifo_wrapper_in
2. เลื่อนตามลําดับชั้นจนกว่าคุณจะพบอินสแตนซ์ dcfifo_component
3. ลด ค่าของ พารามิเตอร์ LPM_NUMWORDS และ LPM_WIDTHU ค่าที่ LPM_NUMWORDS กําหนดต้องสอดคล้องกับสมการต่อไปนี้: 2^LPM_WIDTHU ตรวจสอบให้แน่ใจว่าความลึกของ FIFO เหมาะสมที่จะรองรับอัตราข้อมูลของการออกแบบของคุณ

ตัวอย่างเช่น:

dcfifo_component.lpm_numwords = 16

dcfifo_component.lpm_widthu = 4

4. ทําซ้ําขั้นตอนที่ 1 ถึง 3 สําหรับอินสแตนซ์ fifo_wrapper_out