ฉันสามารถเชื่อมต่อพิน DEV_CLRn และพิน DEV_OE กับ VCCIO หรือปล่อยให้พินเหล่านี้ไม่ได้เชื่อมต่อไว้ในอุปกรณ์ Intel® MAX® 10 ได้หรือไม่

ตั้งแต่เวอร์ชั่น 2019.02.20 มีการเปลี่ยนคําอธิบายสําหรับพิน DEV_CLRn และพิน DEV_OE Intel® MAX® 10 FPGA ดังนี้:

• DEV_CLRn - Intel แนะนําให้คุณผูกพินDEV_CLRnเข้ากับ GND เมื่อปิดใช้งานตัวเลือกเปิดใช้งานการรีเซ็ตทั่วทั้งอุปกรณ์ (DEV_CLRn) และไม่ได้ใช้เป็นพิน I/O
• DEV_OE - Intel แนะนําให้คุณผูกพินDEV_OEเข้ากับ GND เมื่อปิดใช้งานตัวเลือกเปิดใช้งานเอาต์พุตทั่วทั้งอุปกรณ์ (DEV_OE) และไม่ได้ใช้เป็นพิน I/O

ทําการเปลี่ยนแปลงเหล่านี้เพื่อลดความซับซ้อนของแนวทางการเชื่อมต่อพินสําหรับพิน DEV_CLRn และพิน DEV_OE เพื่อหลีกเลี่ยงการสับสน

แต่คุณยังสามารถผูกพิน DEV_CLRn และพิน DEV_OE เข้ากับ VCCIO หรือปล่อยให้พินเหล่านี้เชื่อมต่อไม่ได้ตราบเท่าที่ตัวเลือก เปิดใช้งานการรีเซ็ตทั่วทั้งอุปกรณ์ (DEV_CLRn) ตัวเลือกเปิดใช้งานเอาต์พุตทั้งอุปกรณ์ (DEV_OE) จะถูกปิดใช้งานและไม่ใช้เป็นพิน I/O ของผู้ใช้  เมื่อคุณปล่อยให้พินDEV_CLRnและพินDEV_OEไม่ได้เชื่อมต่ออยู่ ขอแนะนําให้ตั้งค่าพินเหล่านี้เพื่ออินพุต tri-state โดยแนะนําให้มีการติดตั้งขาอ่อน

ดูคู่มือการเชื่อมต่อพินตระกูลอุปกรณ์ Intel® MAX® 10 FPGA