ID บทความ: 000074937 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/09/2019

** คําเตือน: .. /ip_ad_lvds/altera_lvds_core14_181/sim/ip_ad_lvds_altera_lvds_core14_181_ibrwinq.sv(1): (vlog13233) หน่วยการออกแบบ "ip_ad_lvds_altera_lvds_core14_181_ibrwinq" มีอยู่แล้วและจะถูกเขียนทับ การเขียนทับหน่วยงาน VHDL ด้วย Verilog ...

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • I O
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1 คุณอาจเห็นคําเตือนต่อไปนี้ (ตามที่แสดงด้านล่าง) ใน ModelSim* GUI เมื่อใช้ Intel® Stratix® 10 LVDS SERDES IP:

    ** คําเตือน: .. /ip_ad_lvds/altera_lvds_core14_181/sim/ip_ad_lvds_altera_lvds_core14_181_ibrwinq.sv(1): (vlog13233) หน่วยการออกแบบ "ip_ad_lvds_altera_lvds_core14_181_ibrwinq" มีอยู่แล้วและจะถูกเขียนทับ การเขียนทับหน่วยงาน VHDL ด้วยโมดูล Verilog

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้

    ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้