ทําไมฉันถึงเห็นการละเมิดเวลาใหม่ในการถ่ายโอนระหว่าง 10G PCS...

คำอธิบาย ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0 การวิเคราะห์เวลาอาจแสดงเส้นทางใหม่ที่ล้มเหลวระหว่างพีซีและคอร์ 10G พาธเหล่านี้อาจไม่แสดงความล้มเหลวสําหรับการออกแบบเดียวกันที่คอมไพล์โดยใช้ซอฟต์แวร์ Quartus II รุ่นก่อนหน้า

ความละเอียด ความล้มเหลวเหล่านี้อาจเกิดจากการถ่ายโอนโดเมนข้ามนาฬิกา อาจไม่สามารถกําหนดเวลาที่ใกล้เคียงตามกําหนดได้ ดังนั้นหากการถ่ายโอนเหล่านี้จําเป็นต้องเกิดขึ้นสําเร็จ ให้ใส่การลงทะเบียนการซิงโครไนส์หรือ FIFOs หรือหากกลุ่มนาฬิกาไม่สอดคล้องกันหรือรวมอยู่ร่วมกัน พาธเหล่านี้สามารถตัดจากการวิเคราะห์เวลาในไฟล์ข้อจํากัดการออกแบบของ Synopsys (.sdc) ของคุณ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

Stratix® V GX FPGA

Stratix® V GT FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Arria® V SX SoC FPGA

Arria® V ST SoC FPGA

Stratix® V GS FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมฉันถึงเห็นการละเมิดเวลาใหม่ในการถ่ายโอนระหว่าง 10G PCS และคอร์ในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.0

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์