ID บทความ: 000074864 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมการจําลอง V PLL Stratixแสดงว่าสัญญาณนาฬิกาเอาต์พุตทํางานที่ความถี่ที่กําหนดในเมกะวัตต์โดยไม่คํานึงความถี่สัญญาณนาฬิกาอ้างอิงอินพุต

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    PLL
    การจำลองแบบ
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.0 การจําลอง PLL ในอุปกรณ์ Stratix® V จะแสดงความถี่สัญญาณนาฬิกาเอาต์พุตเดียวกันเสมอโดยไม่คํานึงความถี่ของสัญญาณนาฬิกาอ้างอิง

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 11.0 SP1 ซึ่งการจําลองแสดงคําเตือนเนื่องจากสัญญาณนาฬิกาอ้างอิงไม่มีระยะเวลาที่ระบุ อย่างไรก็ตาม ความถี่สัญญาณนาฬิกาเอาต์พุตจะปรับตามความถี่ของสัญญาณนาฬิกาอ้างอิง

ความละเอียด

 

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้