ทําไม PFL จึงไม่สามารถกําหนดค่า FPGA เมื่อตั้งโปรแกรมแฟลชด้วยไฟล์...

สิ่งแวดล้อม

ID บัก: -

Quartus Edition

Intel® Quartus® II Subscription Edition

ค้นพบเวอร์ชัน: 6.0

คำอธิบาย

Intel® FPGA IP Parallel Flash Loader (PFL) อาจไม่สามารถกําหนดค่า FPGA เมื่อแฟลชถูกตั้งโปรแกรมด้วยไฟล์ .map.flash เนื่องจากการใส่ไบต์เวอร์ชัน .pof ในไฟล์นี้

คุณสามารถสร้างไฟล์ .flash และไฟล์ .map.flash สําหรับ PFL โดยใช้คําสั่ง sof2flash ในขณะที่ไฟล์ .map.flash มีบิตตัวเลือกสําหรับ PFL แต่จะลดไบต์เวอร์ชัน .pof ที่จําเป็นสําหรับ PFL

สําหรับรายละเอียดเกี่ยวกับรูปแบบบิตตัวเลือก โปรดดู คู่มือผู้ใช้ IP Core ตัวโหลดแฟลชแบบขนาน (PDF)

ความละเอียด

หากต้องการแก้ไขปัญหานี้ ให้ตั้งโปรแกรมเวอร์ชัน .pof ด้วยตนเองที่ที่อยู่ตรงข้ามของ 0x80 จากที่อยู่เริ่มต้นของบิตตัวเลือก เมื่อคุณสมบัติการบีบอัดบิตสตรีมที่ปรับปรุงใหม่ไม่เปิดใช้งาน\ไม่ได้เปิดใช้งาน ค่าสําหรับเวอร์ชัน .pof จะถูก 0x03 เมื่อเปิดใช้งานคุณสมบัติการบีบอัดบิตสตรีมที่ปรับปรุงใหม่ ค่าของเวอร์ชัน .pof จะถูก 0x04

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 33 ผลิตภัณฑ์

Cyclone® III FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® IV GX FPGA

Cyclone® V GX FPGA

Arria® V GZ FPGA

Stratix® V GS FPGA

Stratix® II GX FPGA

Stratix® II FPGA

Arria® V GX FPGA

Stratix® V GT FPGA

Intel® Arria® 10 GT FPGA

Arria® V GT FPGA

Stratix® III FPGA

Stratix® IV GX FPGA

Arria® II GX FPGA

Intel® Arria® 10 GX FPGA

Arria® II GZ FPGA

Stratix® IV GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Intel® Arria® 10 SX SoC FPGA

เอฟพีจีเอ Stratix®

เอฟพีจีเอ Stratix® GX

Arria® GX FPGA

Cyclone® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Cyclone® V SE SoC FPGA

Cyclone® IV E FPGA

Arria® V SX SoC FPGA

Arria® V ST SoC FPGA

Cyclone® III LS FPGA

Stratix® IV E FPGA

เลือกภาษาของคุณ

การใช้การค้นหา Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

การค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไม PFL จึงไม่สามารถกําหนดค่า FPGA เมื่อตั้งโปรแกรมแฟลชด้วยไฟล์ .map.flash

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์