เมื่อใช้การกําหนดค่าใหม่บางส่วน (PR) บนอุปกรณ์ Intel® Arria® 10 AX016/AS016/AX032/AX032/AX032 ที่สร้างขึ้น ขนาดไฟล์ไบนารีดิบ (rbf) ที่สร้างขึ้นอาจแตกต่างกันมากเมื่อจํากัดด้วยตําแหน่ง LogicLock ที่แตกต่างกันใน Chip Planner แม้ว่าจะมีขนาดภูมิภาค LogicLock เดียวกัน ตัวอย่างเช่น การจํากัดขอบเขตของ PR LogicLock ไว้ที่ด้านล่างใน Chip Planner อาจทําให้ขนาดไฟล์ rbf ใหญ่กว่า 10 เท่าหากจํากัดไว้ที่ด้านบนสุดของ Chip Planner ส่งผลให้เวลากําหนดค่า PR นานขึ้น
เป็นที่คาดว่าลักษณะการทํางานสําหรับอุปกรณ์ Intel Arria 10 AX016/AS016/AX032/AS032 เมื่อภูมิภาค PR LogicLock อยู่ด้านล่างของอุปกรณ์ rbf ที่สร้างขึ้นจะรวมเฟรมทั้งหมดจากด้านบนไปยังภูมิภาค PR ดังนั้นเราจึงคาดว่าจะสร้างไฟล์ rbf ที่ใหญ่ขึ้นมาก
หากไวต่อเวลากําหนดค่า PR ให้จํากัดภูมิภาค LogicLock ไว้ด้านบนของอุปกรณ์เพื่อให้ได้ไฟล์ rbf ที่เล็กลง