ID บทความ: 000074772 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 13/08/2012

ฉันควรใช้พิน PCI Express nPERST* เฉพาะสี่ตัวบนอุปกรณ์ Stratix V อย่างไร

สิ่งแวดล้อม

    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ควรใช้พิน PCI® Express nPERST* เฉพาะสี่ตัวที่พบบนอุปกรณ์ Stratix® V เมื่อใช้งาน Hard IP (HIP) สําหรับ PCI Express

ใช้พิน nPERST เพียงพินเดียวต่อ PCIe HIP อุปกรณ์ Stratix V จะมีพินทั้งสี่ตัวอยู่ในรายการเสมอ แม้ว่าอุปกรณ์เป้าหมายจะมี PCIe HIP เพียง 1 หรือ 2 ตัวก็ตาม พินเหล่านี้แสดงไว้ด้านล่าง

nPERSTL0 = PCIe HIP ด้านล่างซ้าย > CvP
nPERSTL1 = PCIe HIP ด้านซ้ายบน (เมื่อมี)
nPERSTR0 = PCIe HIP ด้านขวาล่าง (เมื่อมี)
nPERSTR1 = PCIe HIP ด้านขวาบน (เมื่อมี)

สําหรับความเข้ากันได้สูงสุด เราขอแนะนําให้ใช้ PCIe HP ด้านซ้ายล่างเสมอก่อนเนื่องจากนี่เป็นตําแหน่งเดียวที่รองรับ CvP (การกําหนดค่าผ่านโปรโตคอล - ลิงก์ PCIe)

ตัวอย่างเช่น: เมื่อใช้ตําแหน่ง PCIe HIP ด้านล่างซ้าย เพียงแค่เชื่อมต่อ nPERST จากช่องเสียบ PCIe ของคุณโดยตรงกับ nPERSTL0 บนอุปกรณ์ซึ่งเท่ากับการส่งสัญญาณpcie_rstnบนอินสแตนซ์ IP

พิน nPERST เฉพาะอาจขับเคลื่อนด้วย 3.3V โดยไม่คํานึงถึงระดับแรงดันไฟฟ้า VCCIO ของธนาคารที่ไม่มีตัวแปลระดับตราบเท่าที่สัญญาณอินพุตตรงตามข้อกําหนด LVTTL VIH/VIL และตราบใดที่เป็นไปตามข้อมูลจําเพาะของโอเวอร์ช็อตสําหรับการทํางาน 100% ตามที่กําหนดไว้ใน "คุณลักษณะ DC และสวิตช์สําหรับอุปกรณ์ Stratix V" ของคู่มือ Stratix V

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้