ID บทความ: 000074765 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/03/2021

ทําไมฉันจึงอ่านข้อมูล "ศูนย์" ทั้งหมดจาก eSRAM Intel® Stratix® 10 FPGA IP เป็นช่วงๆ

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อคุณผูกพอร์ต c_sd_n_0 เข้ากับตรรกะ '1' หรือ '0' ใน RTL คุณอาจเห็นข้อมูลการอ่าน "ศูนย์" จาก eSRAM Intel® Stratix® IP FPGA 10

    ความละเอียด

    การแก้ไขปัญหาสัญญาณการเชื่อมต่อนี้จากตรรกะผู้ใช้ไปยังพอร์ต c_sd_n_0

    ปัญหานี้มีกําหนดเวลาให้แก้ไขในการเปิดตัวซอฟต์แวร์ Intel Quartus® Prime Pro ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้