คำอธิบาย
IOPLL Intel® Stratix® 10 FPGA ไม่สามารถรับการล็อกได้เมื่อ Refclk อินพุตขับเคลื่อนด้วยสัญญาณนาฬิกาเอาต์พุตจาก E-Tile Intel Stratix 10 FPGA
ความละเอียด
คุณต้องทําการปรับเทียบ IOPLL ใหม่ผู้ใช้หลังจากสัญญาณนาฬิกาขาออกจาก Intel Stratix 10 FPGA E-Tile มีความเสถียร
การกดปุ่ม Intel Stratix 10 FPGA IOPLL รีเซ็ตจนกว่าสัญญาณนาฬิกาขาออกจาก Intel Stratix 10 FPGA E-Tile จะมีเสถียรภาพหรือการรีเซ็ตหลังจากสัญญาณนาฬิกาขาออกมีความเสถียรจะไม่แก้ไขสถานะปลดล็อค Intel Stratix IOPLL