ปัญหาสำคัญ
คำอธิบาย
ปัญหานี้จะเกิดขึ้นเมื่อผู้ใช้พยายามกําหนดค่า IP บางตัวซึ่งส่งผลให้เกิด รายการพอร์ตที่แตกต่างกัน ในกรณีดังกล่าว Qsys Pro จะสร้างไฟล์ห่อหุ้ม VHDL ภายใต้ ไดเรกทอรีเจนเนอเรชั่นระบบเดียวกัน
ตัวอย่างเช่น หากเพิ่มสองreset_bridgeตัวไปยังระบบ Qsys Pro จาก IP
แคตตาล็อก และกําหนดค่าเพื่อใช้สัญญาณการขอรีเซ็ต และอีกตัวหนึ่งโดยไม่ต้องใช้
สัญญาณการขอรีเซ็ต เมื่อคุณเลือก "generate VHDL" สําหรับการสังเคราะห์หรือ
จำลอง คุณจะพบว่ามีไฟล์สองไฟล์ที่สร้างขึ้นภายใต้เจนเนอเรชั่นของระบบ
ได เรก ทอรี เมื่อคุณพยายามคอมไพล์ คุณจะได้รับข้อผิดพลาดต่อไปนี้: VHDL use
clause error at xxxxxx: VHDL design library does
not contain primary unit
ความละเอียด
สร้าง Verilog แทน VHDL