คำอธิบาย
ความล่าช้าในการกําหนดเส้นทางของ scanclk จากอาร์เรย์ลอจิกไปยัง PLL อาจมากกว่าความล่าช้าในการกําหนดเส้นทางของ scandata จากอาร์เรย์ลอจิกไปยัง PLL ดังนั้นคุณจะต้องปกป้องการออกแบบของคุณจากระยะเวลาถือครองที่ดี สแกนดาต้าการตอกบัตรจากขอบของ scanclk ที่ลดลงจะป้องกันเวลาในการถือครองที่เป็นบวกโดยการให้เวลาตั้งค่าครึ่งรอบและเวลาถือครองครึ่งรอบ ตัววิเคราะห์เวลา Quartus® II ไม่ตรวจจับการย้อนกลับของ scanclk เมื่อป้อนโดยaltpll_reconfig
เพื่อป้องกันตัววิเคราะห์เวลา Quartus II ไม่ให้รายงานการละเมิดเวลากับaltpll_reconfigการทํางานใหญ่ ให้ทําการตั้งค่านาฬิกาแบบกลับหัวบนการลงทะเบียนการสแกนที่ป้อนโดย scanclk
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่าสัญญาณนาฬิกา โปรดดูบท ตัววิเคราะห์เวลาเวลา (PDF) หรือบท Classic Timing Analyzer (PDF) ในเล่มที่ 3 ของคู่มือ Quartus II
