ID บทความ: 000074723 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมฉันถึงได้รับข้อความเตือน "ไม่สามารถตั้งค่าขั้นต่ําและระงับข้อกําหนดเวลาได้" สําหรับการทํางานที่altpll_reconfigเมกะฟังก์ชัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ความล่าช้าในการกําหนดเส้นทางของ scanclk จากอาร์เรย์ลอจิกไปยัง PLL อาจมากกว่าความล่าช้าในการกําหนดเส้นทางของ scandata จากอาร์เรย์ลอจิกไปยัง PLL ดังนั้นคุณจะต้องปกป้องการออกแบบของคุณจากระยะเวลาถือครองที่ดี สแกนดาต้าการตอกบัตรจากขอบของ scanclk ที่ลดลงจะป้องกันเวลาในการถือครองที่เป็นบวกโดยการให้เวลาตั้งค่าครึ่งรอบและเวลาถือครองครึ่งรอบ ตัววิเคราะห์เวลา Quartus® II ไม่ตรวจจับการย้อนกลับของ scanclk เมื่อป้อนโดยaltpll_reconfig

เพื่อป้องกันตัววิเคราะห์เวลา Quartus II ไม่ให้รายงานการละเมิดเวลากับaltpll_reconfigการทํางานใหญ่ ให้ทําการตั้งค่านาฬิกาแบบกลับหัวบนการลงทะเบียนการสแกนที่ป้อนโดย scanclk

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่าสัญญาณนาฬิกา โปรดดูบท ตัววิเคราะห์เวลาเวลา (PDF) หรือบท Classic Timing Analyzer (PDF) ในเล่มที่ 3 ของคู่มือ Quartus II

 

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

เอฟพีจีเอ Stratix®
เอฟพีจีเอ Stratix® GX

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้