ทําไมการออกแบบที่มี TX และ RX Soft-CDR LVDS SERDES ถูกมอบหมายให้ธนาคารเดียวกันในอุปกรณ์ Intel® Arria® 10 ไม่เข้ากัน

เนื่องจากข้อบกพร่องในซอฟต์แวร์ Quartus® II การออกแบบที่มีคอร์ IP LVDS SERDES ที่กําหนดค่าในโหมด TX และโหมด RX Soft-CDR ที่ส่งไปยังธนาคาร I/O เดียวกันในอุปกรณ์ Intel® Arria® 10 จะล้มเหลวในขั้นตอนที่พอดี  เนื่องจากอินสแตนซ์ลูปที่ล็อกเฟส (PLL) ภายในสองคอร์ IP จะไม่ถูกผสานรวมอย่างถูกต้องโดยซอฟต์แวร์ Quartus® II ดังนั้น PLL ที่แตกต่างกันจึงจําเป็นสําหรับคอร์ IP ของ LVDS SERDES ที่แตกต่างกัน แต่ละธนาคาร I/O จะมี PLL I/O เพียงหนึ่งตัวเท่านั้น

ปัญหานี้มีผลต่อการกําหนดค่า RX Soft-CDR เท่านั้น  การกําหนดค่า RX ที่ไม่ใช่ DPA หรือ RX DPA-FIFO จะไม่ได้รับผลกระทบ

โปรดทราบว่าคอร์ IP อีเธอร์เน็ตความเร็วสามตัวใช้ IP LVDS SERDES ที่กําหนดค่าในโหมด RX Soft-CDR

ดาวน์โหลดโปรแกรมแก้ไขต่อไปนี้สําหรับเวอร์ชัน 14.0 Intel Arria 10 FPGA Edition ของซอฟต์แวร์ Quartus® II:

• เวอร์ชัน 14.0a10 patch 0.01a สําหรับ Windows (.exe)
• เวอร์ชัน 14.0a10 patch 0.01a สําหรับ Linux (.run)
• เวอร์ชัน 14.0a10 ไฟล์ patch 0.01a readme (.txt)

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.1