เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Standard Edition เวอร์ชัน 17.0 โมเดลการจําลอง PLL จะไม่สร้างอินสแตนซ์สําหรับ Cyclone®อุปกรณ์ 10 FPGA LP เมื่อทําการจําลอง Verilog ปัญหานี้ใช้ไม่ได้เมื่อจําลอง Cyclone® 10 FPGA LP PLL IP โดยใช้ VHDL
หากต้องการแก้ไขปัญหานี้ ให้ติดตั้งแพตช์ด้านล่างที่ด้านบนของ Quartus® Prime Standard เวอร์ชัน 17.0 และทําตามคําแนะนําเพื่อเพิ่มขั้นตอนเพิ่มเติมในสคริปต์รันการจําลองของคุณ
ถ้า! [แฟ้มเป็น verilog_libs] {
verilog_libs ไฟล์ mkdir
}
vlib verilog_libs/altera_mf_ver
vmap altera_mf_ver ./verilog_libs/altera_mf_ver
vlog -vlog01compat -altera_mf_ver การทํางาน {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}
quartus-17.0std-0.12std-windows.exe
quartus-17.0std-0.12std-linux.run
quartus-17.0std-0.12std-readme.txt
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Standard Edition เวอร์ชัน 18.0