มีปัญหาที่ทราบเกี่ยวกับการจําลอง Cyclone 10 LP PLL IP ที่ใช้ Verilog หรือไม่

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 17.0 โมเดลการจําลอง PLL จะไม่เกิดขึ้นทันทีสําหรับอุปกรณ์ Cyclone® 10 LP เมื่อทําการจําลองโดยใช้ Verilog ปัญหานี้ไม่สามารถใช้ได้เมื่อจําลอง ip Cyclone 10 LP PLL โดยใช้ VHDL

ในการแก้ไขปัญหานี้ ให้ติดตั้งโปรแกรมแก้ไขด้านล่างที่ด้านบนของ Intel Quartus Prime Standard เวอร์ชั่น 17.0 และทําตามคําแนะนําเพื่อเพิ่มขั้นตอนเพิ่มเติมในสคริปต์การรันการจําลองของคุณ

ถ้า! [file isdirectory verilog_libs] {
ไฟล์ mkdir verilog_libs
}

vlib verilog_libs/altera_mf_ver
vmap altera_mf_ver./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

quartus-17.0std-0.12std-windows.exe

quartus-17.0std-0.12std-linux.run

quartus-17.0std-0.12std-readme.txt

ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel Quartus Prime Standard Edition เวอร์ชัน 18.0